Ignore:
Timestamp:
Feb 27, 2010, 10:10:19 PM (15 years ago)
Author:
demin
Message:

full rewrite

File:
1 edited

Legend:

Unmodified
Added
Removed
  • trunk/MultiChannelUSB/adc_fifo.v

    r86 r90  
    77                input   wire    [W-1:0] adc_data,
    88
    9                 input   wire                    clk,
    10                 output  wire                    data_ready,
    11                 output  wire    [W-1:0] data
     9                input   wire                    sys_clk,
     10                output  wire                    sys_good,
     11                output  wire    [W-1:0] sys_data
    1212        );
    1313
     
    1515        reg             [W-1:0] int_data;
    1616       
    17         reg                             state, int_rdreq, int_data_ready;
     17        reg                             state, int_rdreq, int_good;
    1818        wire                    int_wrfull, int_rdempty;
    1919
     
    3333                .aclr(1'b0),
    3434                .data(adc_data),
    35                 .rdclk(clk),
     35                .rdclk(sys_clk),
    3636                .rdreq((~int_rdempty) & int_rdreq),
    3737                .wrclk(adc_clk),
     
    4545                .wrusedw());
    4646
    47         always @(posedge clk)
     47        always @(posedge sys_clk)
    4848        begin
    4949                case (state)
     
    5151                        begin
    5252                                int_rdreq <= 1'b1;
    53                                 int_data_ready <= 1'b0;
     53                                int_good <= 1'b0;
    5454                                state <= 1'b1;
    5555                        end
     
    6161                                        int_data <= int_q;
    6262                                        int_rdreq <= 1'b0;
    63                                         int_data_ready <= 1'b1;
     63                                        int_good <= 1'b1;
    6464                                        state <= 1'b0;
    6565                                end
     
    6868        end
    6969       
    70         assign  data_ready = int_data_ready;
    71         assign  data = int_data;
     70        assign  sys_good = int_good;
     71        assign  sys_data = int_data;
    7272
    7373endmodule
Note: See TracChangeset for help on using the changeset viewer.