Ignore:
Timestamp:
Dec 21, 2009, 5:09:06 PM (15 years ago)
Author:
demin
Message:

improve timings in all components

File:
1 edited

Legend:

Unmodified
Added
Removed

  • trunk/MultiChannelUSB/oscilloscope.v

    r72 r84  
    1111        // signal declaration
    1212        reg             [3:0]   state_reg, state_next;
    13         reg                             flag_reg, flag_next;
    1413        reg                             wren_reg, wren_next;
    1514        reg             [9:0]   addr_reg, addr_next;
    … …  
    2120
    2221        wire    [15:0]  q_wire;
    23 
    24         wire    [15:0]  data_wire;
    25        
    26         assign  data_wire = (flag_reg) ? data : data_reg;
    2722
    2823        altsyncram #(
    … …  
    3833                .operation_mode("DUAL_PORT"),
    3934                .outdata_aclr_b("NONE"),
    40                 .outdata_reg_b("UNREGISTERED"),
     35                .outdata_reg_b("CLOCK0"),
    4136                .power_up_uninitialized("FALSE"),
    4237                .read_during_write_mode_mixed_ports("OLD_DATA"),
    … …  
    5045                .address_a(addr_reg),
    5146                .address_b(address),
    52                 .data_a(data_wire),
     47                .data_a(data_reg),
    5348                .q_b(q_wire),
    5449                .aclr0(1'b0),
    … …  
    7671        begin
    7772                        state_reg <= 4'b1;
    78                         flag_reg <= 1'b0;
    7973                        wren_reg <= 1'b1;
    8074                        addr_reg <= 10'd0;
    … …  
    8781                begin
    8882                        state_reg <= state_next;
    89                         flag_reg <= flag_next;
    9083                        wren_reg <= wren_next;
    9184                        addr_reg <= addr_next;
    … …  
    10093        begin
    10194                state_next = state_reg;
    102                 flag_next = flag_reg;
    10395                wren_next = wren_reg;
    10496                addr_next = addr_reg;
    … …  
    113105                                // nothing to do
    114106                                state_next = 4'b0;
    115                                 flag_next = 1'b0;
    116107                                wren_next = 1'b0;
    117108                                addr_next = 10'd0;
    … …  
    125116                                if (&addr_reg)
    126117                                begin
    127                                         flag_next = 1'b1;
    128118                                        wren_next = 1'b0;
    129119                                        state_next = 4'd2;
    … …  
    140130                                begin
    141131                                        wren_next = 1'b1;
     132                                        data_next = data;
    142133                                        state_next = 4'd3;
    143134                                end
    … …  
    152143                                if (&counter_reg)
    153144                                begin
    154                                         flag_next = 1'b0;
    155145                                        state_next = 4'd0;
    156146                                end
    … …  
    177167                        begin
    178168                                state_next = 4'b0;
    179                                 flag_next = 1'b0;
    180169                                wren_next = 1'b0;
    181170                                addr_next = 10'd0;
Note: See TracChangeset for help on using the changeset viewer.