Ignore:
Timestamp:
Dec 21, 2009, 5:09:06 PM (15 years ago)
Author:
demin
Message:

improve timings in all components

File:
1 edited

Legend:

Unmodified
Added
Removed

  • trunk/MultiChannelUSB/i2c_fifo.v

    r71 r84  
    1515        reg                             int_rdreq, int_clken, int_sdo, int_scl, int_ack;
    1616        reg             [15:0]  int_data;
    17         reg             [8:0]   counter;
     17        reg             [9:0]   counter;
    1818        reg             [4:0]   state;
    1919
    2020        assign i2c_sda = int_sdo ? 1'bz : 1'b0;
    21         assign i2c_scl = int_scl | (int_clken ? counter[8] : 1'b0);     
     21        assign i2c_scl = int_scl | (int_clken ? counter[9] : 1'b0);     
    2222
    2323        assign start = int_data[8];
    … …  
    3434                .overflow_checking("ON"),
    3535                .underflow_checking("ON"),
    36                 .use_eab("OFF")) fifo_tx (
     36                .use_eab("ON")) fifo_tx (
    3737                .rdreq((~int_rdempty) & (int_rdreq) & (&counter)),
    3838                .aclr(aclr),
    … …  
    5050        always @ (posedge clk)
    5151        begin
    52                 counter <= counter + 9'd1;
     52                counter <= counter + 10'd1;
    5353                if (&counter)
    5454                begin
Note: See TracChangeset for help on using the changeset viewer.