Ignore:
Timestamp:
Sep 14, 2009, 12:55:44 AM (15 years ago)
Author:
demin
Message:

add baseline subtraction

File:
1 edited

Legend:

Unmodified
Added
Removed

  • trunk/MultiChannelUSB/adc_fifo.v

    r27 r44  
    66                input   wire                    aclr,
    77                input   wire                    rdclk,
    8                 input   wire                    rdreq,
    9                 output  wire                    rdempty,
     8
     9                output  wire                    ready,
    1010                output  wire    [11:0]  raw_data,
    1111                output  wire    [13:0]  uwt_data
    … …  
    1818
    1919        wire    [1:0]   wrfull;
     20       
     21        reg                             state;
     22        reg                             int_rdreq, int_ready;
     23        wire                    int_rdempty;
    2024
    2125        uwt_bior31 #(.L(1)) uwt_1_unit (
    2226                .clk(adc_clk),
    23                 .x(adc_data),
     27                .x({20'h00000, adc_data}),
    2428                .d(uwt_d1),
    2529                .a(uwt_a1),
    … …  
    4852                .data(adc_data),
    4953                .rdclk(rdclk),
    50                 .rdreq(rdreq),
     54                .rdreq(int_rdreq),
    5155                .wrclk(adc_clk),
    5256                .wrreq(~wrfull[0]),
    5357                .q(raw_data),
    54                 .rdempty(rdempty),
     58                .rdempty(int_rdempty),
    5559                .wrfull(wrfull[0]));
    5660
    … …  
    5963                .data({uwt_flag3, uwt_peak3[11:0]}),
    6064                .rdclk(rdclk),
    61                 .rdreq(rdreq),
     65                .rdreq(int_rdreq),
    6266                .wrclk(adc_clk),
    6367                .wrreq(~wrfull[1]),
    … …  
    6670                .wrfull(wrfull[1]));
    6771
     72        always @ (posedge rdclk)
     73        begin
     74                case (state)
     75                        1'b0:
     76                        begin
     77                                if (~int_rdempty)
     78                                begin
     79                                        int_rdreq <= 1'b1;
     80                                        int_ready <= 1'b1;
     81                                        state <= 1'b1;
     82                                end
     83                        end
     84
     85                        1'b1:
     86                        begin
     87                                int_rdreq <= 1'b0;
     88                                int_ready <= 1'b0;
     89                                state <= 1'b0;
     90                        end
     91
     92                        default:
     93                        begin
     94                                int_rdreq <= 1'b0;
     95                                int_ready <= 1'b0;
     96                                state <= 1'b0;
     97                        end
     98                endcase
     99        end
     100       
     101        assign  ready = int_ready;
     102
    68103endmodule
Note: See TracChangeset for help on using the changeset viewer.