Changeset 178 for trunk/3DEES/sys_pll.v


Ignore:
Timestamp:
Dec 20, 2013, 10:10:03 AM (11 years ago)
Author:
demin
Message:

adapt to 6ch

File:
1 edited

Legend:

Unmodified
Added
Removed

  • trunk/3DEES/sys_pll.v

    r84 r178  
    3939module sys_pll (
    4040        inclk0,
    41         c0);
     41        c0,
     42        c1,
     43        c2);
    4244
    4345        input     inclk0;
    4446        output    c0;
     47        output    c1;
     48        output    c2;
    4549
    4650        wire [4:0] sub_wire0;
    47         wire [0:0] sub_wire4 = 1'h0;
     51        wire [0:0] sub_wire6 = 1'h0;
     52        wire [2:2] sub_wire3 = sub_wire0[2:2];
     53        wire [1:1] sub_wire2 = sub_wire0[1:1];
    4854        wire [0:0] sub_wire1 = sub_wire0[0:0];
    4955        wire  c0 = sub_wire1;
    50         wire  sub_wire2 = inclk0;
    51         wire [1:0] sub_wire3 = {sub_wire4, sub_wire2};
     56        wire  c1 = sub_wire2;
     57        wire  c2 = sub_wire3;
     58        wire  sub_wire4 = inclk0;
     59        wire [1:0] sub_wire5 = {sub_wire6, sub_wire4};
    5260
    5361        altpll  altpll_component (
    54                                 .inclk (sub_wire3),
     62                                .inclk (sub_wire5),
    5563                                .clk (sub_wire0),
    5664                                .activeclock (),
    … …  
    6876                                .fbmimicbidir (),
    6977                                .fbout (),
     78                                .fref (),
     79                                .icdrclk (),
    7080                                .locked (),
    7181                                .pfdena (1'b1),
    … …  
    91101                altpll_component.clk0_divide_by = 10,
    92102                altpll_component.clk0_duty_cycle = 50,
    93                 altpll_component.clk0_multiply_by = 17,
     103                altpll_component.clk0_multiply_by = 9,
    94104                altpll_component.clk0_phase_shift = "0",
     105                altpll_component.clk1_divide_by = 10,
     106                altpll_component.clk1_duty_cycle = 50,
     107                altpll_component.clk1_multiply_by = 6,
     108                altpll_component.clk1_phase_shift = "0",
     109                altpll_component.clk2_divide_by = 10,
     110                altpll_component.clk2_duty_cycle = 50,
     111                altpll_component.clk2_multiply_by = 1,
     112                altpll_component.clk2_phase_shift = "0",
    95113                altpll_component.compensate_clock = "CLK0",
    96                 altpll_component.inclk0_input_frequency = 20000,
     114                altpll_component.inclk0_input_frequency = 10000,
    97115                altpll_component.intended_device_family = "Cyclone III",
    98                 altpll_component.lpm_hint = "CBX_MODULE_PREFIX=pll",
     116                altpll_component.lpm_hint = "CBX_MODULE_PREFIX=sys_pll",
    99117                altpll_component.lpm_type = "altpll",
    100118                altpll_component.operation_mode = "NORMAL",
    … …  
    126144                altpll_component.port_scanwrite = "PORT_UNUSED",
    127145                altpll_component.port_clk0 = "PORT_USED",
    128                 altpll_component.port_clk1 = "PORT_UNUSED",
    129                 altpll_component.port_clk2 = "PORT_UNUSED",
     146                altpll_component.port_clk1 = "PORT_USED",
     147                altpll_component.port_clk2 = "PORT_USED",
    130148                altpll_component.port_clk3 = "PORT_UNUSED",
    131149                altpll_component.port_clk4 = "PORT_UNUSED",
Note: See TracChangeset for help on using the changeset viewer.