Ignore:
Timestamp:
Jan 17, 2011, 5:56:35 PM (14 years ago)
Author:
demin
Message:

Starting to test signal shaping algorithms

File:
1 edited

Legend:

Unmodified
Added
Removed
  • sandbox/MultiChannelUSB/counter.v

    r94 r107  
    11module counter
    22        (
    3                 input   wire                    clock, frame, reset,
     3                input   wire                    clock, frame,
    44
    5                 input   wire    [15:0]  cfg_data,
     5                input   wire                    reset, setup, count,
    66
    77                input   wire                    bus_ssel, bus_wren,
     
    2323        wire    [63:0]  reg_bits_wire;
    2424        wire    [63:0]  cnt_bits_wire;
     25       
     26        reg                             int_load_reg;
    2527
    2628        integer i;
     
    3234                .lpm_type("LPM_COUNTER"),
    3335                .lpm_width(64)) lpm_counter_component (
    34                 .sload(cfg_data[0]),
     36                .sload(int_load_reg | setup),
    3537                .sclr(reset),
    3638                .clock(clock),
    3739                .data(reg_bits_wire),
    38 //              .cnt_en(frame & cfg_data[1]),
    39                 .cnt_en((frame) & (|cnt_bits_wire) & (cfg_data[1])),
    40                 .q(cnt_bits_wire),
    41                 .aclr(1'b0),
    42                 .aload(1'b0),
    43                 .aset(1'b0),
    44                 .cin(1'b1),
    45                 .clk_en(1'b1),
    46                 .cout(),
    47                 .eq(),
    48                 .sset(1'b0),
    49                 .updown(1'b1));
     40                .cnt_en((frame) & (count) & (|cnt_bits_wire)),
     41                .q(cnt_bits_wire));
    5042
    5143        generate
     
    6052                                .clock(clock),
    6153                                .data(bus_mosi),
    62                                 .q(reg_bits_wire[j*16+15:j*16]),
    63                                 .aclr(),
    64                                 .aload(),
    65                                 .aset(),
    66                                 .sload(),
    67                                 .sset());
     54                                .q(reg_bits_wire[j*16+15:j*16]));
    6855                                end
    6956        endgenerate
     
    8471                .lpm_width(2)) lpm_decode_unit (
    8572                .data(bus_addr),
    86                 .eq(int_ssel_wire),
    87                 .aclr(),
    88                 .clken(),
    89                 .clock(),
    90                 .enable());
     73                .eq(int_ssel_wire));
    9174
    9275        always @(posedge clock)
     
    9679                        int_miso_reg <= 16'd0;
    9780                        cnt_good_reg <= 1'b0;
     81                        int_load_reg <= 1'b0;
    9882                end
    9983                else
    10084                begin
    10185                        int_miso_reg <= int_miso_wire;
    102                         cnt_good_reg <= (|cnt_bits_wire) & (cfg_data[1]);
     86                        cnt_good_reg <= |cnt_bits_wire;
     87                        int_load_reg <= bus_ssel & bus_wren;
    10388                end
    10489        end
Note: See TracChangeset for help on using the changeset viewer.