Changeset 47


Ignore:
Timestamp:
Sep 16, 2009, 12:34:33 PM (15 years ago)
Author:
demin
Message:

switch to direct instantiation of altsyncram

File:
1 edited

Legend:

Unmodified
Added
Removed

  • trunk/MultiChannelUSB/histogram.v

    r45 r47  
    1515        wire    [23:0]  q_a_wire, q_b_wire;
    1616
    17         ram4096x24 ram4096x24_unit (
    18                 .address_a(addr_reg),
    19                 .address_b(address),
    20                 .clock(~clk),
    21                 .data_a(data_reg),
    22                 .data_b(),
    23                 .wren_a(wren_reg),
    24                 .wren_b(1'b0),
    25                 .q_a(q_a_wire),
    26                 .q_b(q_b_wire));
     17        altsyncram #(
     18                .address_reg_b("CLOCK0"),
     19                .clock_enable_input_a("BYPASS"),
     20                .clock_enable_input_b("BYPASS"),
     21                .clock_enable_output_a("BYPASS"),
     22                .clock_enable_output_b("BYPASS"),
     23                .indata_reg_b("CLOCK0"),
     24                .intended_device_family("Cyclone III"),
     25                .lpm_type("altsyncram"),
     26                .numwords_a(4096),
     27                .numwords_b(4096),
     28                .operation_mode("BIDIR_DUAL_PORT"),
     29                .outdata_aclr_a("NONE"),
     30                .outdata_aclr_b("NONE"),
     31                .outdata_reg_a("UNREGISTERED"),
     32                .outdata_reg_b("UNREGISTERED"),
     33                .power_up_uninitialized("FALSE"),
     34                .read_during_write_mode_mixed_ports("OLD_DATA"),
     35                .widthad_a(12),
     36                .widthad_b(12),
     37                .width_a(24),
     38                .width_b(24),
     39                .width_byteena_a(1),
     40                .width_byteena_b(1),
     41                .wrcontrol_wraddress_reg_b("CLOCK0")) hst_ram_unit (
     42                .wren_a (wren_reg),
     43                .clock0 (~clk),
     44                .wren_b (1'b0),
     45                .address_a (addr_reg),
     46                .address_b (address),
     47                .data_a (data_reg),
     48                .data_b (),
     49                .q_a (q_a_wire),
     50                .q_b (q_b_wire),
     51                .aclr0 (1'b0),
     52                .aclr1 (1'b0),
     53                .addressstall_a (1'b0),
     54                .addressstall_b (1'b0),
     55                .byteena_a (1'b1),
     56                .byteena_b (1'b1),
     57                .clock1 (1'b1),
     58                .clocken0 (1'b1),
     59                .clocken1 (1'b1),
     60                .clocken2 (1'b1),
     61                .clocken3 (1'b1),
     62                .eccstatus (),
     63                .rden_a (1'b1),
     64                .rden_b (1'b1));
    2765
    2866        // body
Note: See TracChangeset for help on using the changeset viewer.