Changeset 164


Ignore:
Timestamp:
Feb 23, 2012, 11:24:19 AM (13 years ago)
Author:
demin
Message:

switch to 10000 bins

File:
1 edited

Legend:

Unmodified
Added
Removed

  • trunk/MultiChannelUSB/histogram16.v

    r163 r164  
    44               
    55                input   wire                    hst_good,
    6                 input   wire    [11:0]  hst_data,
     6                input   wire    [13:0]  hst_data,
    77
    88                input   wire                    bus_ssel, bus_wren,
    9                 input   wire    [11:0]  bus_addr,
     9                input   wire    [13:0]  bus_addr,
    1010                input   wire    [15:0]  bus_mosi,
    1111
    … …  
    1717        reg             [3:0]   int_case_reg, int_case_next;
    1818        reg                             int_wren_reg, int_wren_next;
    19         reg             [11:0]  int_addr_reg, int_addr_next;
     19        reg             [13:0]  int_addr_reg, int_addr_next;
    2020        reg             [15:0]  int_data_reg, int_data_next;
    2121
    22         reg             [11:0]  bus_addr_reg, bus_addr_next;
     22        reg             [13:0]  bus_addr_reg, bus_addr_next;
    2323        reg             [15:0]  bus_miso_reg, bus_miso_next;
    2424
    … …  
    3838                .intended_device_family("Cyclone III"),
    3939                .lpm_type("altsyncram"),
    40                 .numwords_a(4096),
    41                 .numwords_b(4096),
     40                .numwords_a(10000),
     41                .numwords_b(10000),
    4242                .operation_mode("BIDIR_DUAL_PORT"),
    4343                .outdata_aclr_a("NONE"),
    … …  
    4949                .read_during_write_mode_port_a("NEW_DATA_NO_NBE_READ"),
    5050                .read_during_write_mode_port_b("NEW_DATA_NO_NBE_READ"),
    51                 .widthad_a(12),
    52                 .widthad_b(12),
     51                .widthad_a(14),
     52                .widthad_b(14),
    5353                .width_a(16),
    5454                .width_b(16),
    … …  
    8686        begin
    8787                        int_wren_reg <= 1'b1;
    88                         int_addr_reg <= 12'd0;
     88                        int_addr_reg <= 14'd0;
    8989                        int_data_reg <= 16'd0;
    9090                        int_case_reg <= 4'b0;
    91                         bus_addr_reg <= 12'd0;
     91                        bus_addr_reg <= 14'd0;
    9292                        bus_miso_reg <= 16'd0;
    9393                        bus_wren_reg <= 1'b0;
    … …  
    139139                        begin
    140140                                // write zeros
    141                                 int_addr_next = int_addr_reg + 12'd1;
     141                                int_addr_next = int_addr_reg + 14'd1;
    142142                                if (&int_addr_reg)
    143143                                begin
    … …  
    187187                        begin
    188188                                int_wren_next = 1'b0;
    189                                 int_addr_next = 12'd0;
     189                                int_addr_next = 14'd0;
    190190                                int_data_next = 16'd0;
    191191                                int_case_next = 4'd0;
Note: See TracChangeset for help on using the changeset viewer.