Ignore:
Timestamp:
May 13, 2011, 6:17:07 PM (14 years ago)
Author:
demin
Message:

correctly working version

File:
1 edited

Legend:

Unmodified
Added
Removed
  • sandbox/MultiChannelUSB/adc_lvds.v

    r147 r148  
    1818
    1919        );
     20        localparam      width2  =       width + 2;
    2021               
    2122        reg                                                     state, int_rdreq, adc_frame_reg;
     
    2425        reg             [size-1:0]                      int_data_p, int_data_n;
    2526
    26         reg     [size*width-1:0]        int_data_reg;
    27         wire    [size*width-1:0]        int_data_wire;
     27        reg     [2:0]                           int_edge_reg;
     28
     29        reg     [size*width-1:0]        int_fifo_reg;
     30        wire    [size*width-1:0]        int_fifo_wire;
     31
     32        reg     [size*width2-1:0]       int_data_reg;
     33        wire    [size*width2-1:0]       int_data_wire;
    2834
    2935        wire    [size*width-1:0]        int_q_wire;
     
    4046//                      assign int_data_wire[j*width+width-1:j*width] = {int_data_reg[j*width+width-3:j*width], int_data_p[j], int_data_n[j]};
    4147// LSB first
    42                         assign int_data_wire[j*width+width-1:j*width] = {int_data_n[j], int_data_p[j], int_data_reg[j*width+width-1:j*width+2]};
     48//                      assign int_data_wire[j*width+width-1:j*width] = {int_data_n[j], int_data_p[j], int_data_reg[j*width+width-1:j*width+2]};
     49                        assign int_data_wire[j*width2+width2-1:j*width2] = {int_data_n[j], int_data_p[j], int_data_reg[j*width2+width2-1:j*width2+2]};
     50                        assign int_fifo_wire[j*width+width-1:j*width] = int_data_reg[j*width2+width2-3:j*width2];
    4351                end
    4452        endgenerate
     
    5664                .underflow_checking("ON"),
    5765                .use_eab("ON")) fifo_unit (
    58                 .data(int_data_wire),
     66//              .data(int_data_wire),
     67                .data(int_fifo_reg),
    5968                .rdclk(clock),
    6069                .rdreq((~int_rdempty) & int_rdreq),
     
    102111                int_data_p <= lvds_d;
    103112                int_data_reg <= int_data_wire;
    104 
     113                int_edge_reg <= {(~int_edge_reg[1]), int_edge_reg[0], lvds_fco};
     114                if (int_edge_reg[1] & int_edge_reg[2])
     115                begin
     116                        int_fifo_reg <= int_fifo_wire;
     117                end
    105118        end
    106119
Note: See TracChangeset for help on using the changeset viewer.